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来源 ：内容 编译自 semiengineering 。
经过近三十年的发展，铜互连时代或许即将终结。某种程度上来说。在10纳米以下的互连关键尺寸（CD）下，铜不再是最佳的金属化选择。然而，对于更大的特征尺寸，它仍然是无与伦比的。
铜持续微缩面临的最严峻挑战是，在低于其相对较大的平均自由程长度（40纳米）的尺寸下，金属电阻率会急剧上升。三星材料科学家Jun Hwan Moon及其同事表示，当线宽小于10纳米时，电子散射会导致线电阻相对于块体材料增加约10倍。
此外，由于铜需要扩散阻挡层，实际的铜线总是比光掩模上的图案要小。扩散阻挡层的厚度至少要达到 3 到 4 纳米，否则不会有效，这意味着 10 纳米的铜线厚度只有 2 到 4 纳米。
阻挡层的需求也使极小特征的制造变得复杂。目前尚无可制造的铜蚀刻工艺。相反，即使是最窄的线路，也是通过在电介质中蚀刻线路、沉积阻挡层和种子层，然后用铜填充来实现的。有效的阻挡层沉积需要均匀的侧壁覆盖，并能够抑制通孔底部的沉积。有效的铜沉积需要调节电镀槽的化学性质，以确保自下而上、无空洞的填充。
虽然选择性沉积是一个活跃的研究领域，但显然尺寸越小，抑制剂分子的空间就越小。Moon 表示，线越小意味着电流密度越高，而电阻越高则会导致发热。这两个因素都会增加电迁移的风险。
因此，任何替代导体都需要具备铜所不具备的特性。它需要具有低电阻和短平均自由程，需要抗电迁移，并且能够抵抗向SiO 2和SiOCH 电介质的扩散。这就是钌的用武之地。
铜界面处的钌
最初作为当时盛行的氮化钽 (TaN) 扩散阻挡层的低电阻替代品而引起半导体行业的关注。它能够像氮化钽 (TaN) 一样阻挡铜扩散，但钌内衬铜互连的净电阻更低。钌优异的特性促使研究人员将其视为不仅仅是衬层。
作为主要导体，对于17纳米或更小的线CD，钌的导电性优于铜，并且具有出色的抗电迁移性能。此外，与铜不同，钌相对容易蚀刻，这为更灵活的工艺集成方案打开了大门。另一方面，Moon表示，钌很难通过电沉积沉积，也很难通过CMP去除。
钌与铜的兼容性尤为重要，因为如上所述，铜几乎肯定仍将是所有宽度超过 20 纳米的线路的首选金属。任何替代导体与其上方铜布线层之间的界面对于器件的整体成功都至关重要。
三星的另一个研究小组与比利时微电子研究中心 (IMEC) 合作，研究了铜和钌界面处的扩散和混合。三星工程师 Sunyoung Noh 及其同事于 6 月在 IEEE 国际互连技术会议 (IITC) 上展示了他们的研究成果，他们使用自组装单分子层 (SAM) 来防止通孔底部的阻挡层沉积。对于侧壁，他们使用了钴钌双层或几种不同厚度的钴层中的一种。不出所料，他们发现降低阻挡层厚度可以降低整体线路电阻。他们还表明，铜不会与钌在通孔底部混合。更重要的是，通过使用薄衬里并消除通孔底部阻挡层，电迁移性能依然保持不变。
钌材料科学
铜的电阻率对尺寸的依赖性在通孔中尤其不方便。在环形振荡器模拟中，imec 纳米互连金属化专家 Marleen H. van der Veen 和她的同事发现，钌通孔（间距 21 纳米）与铜线（间距 24 纳米）相结合，比单独使用无阻挡层双大马士革钌，链电阻更低。他们试验了几种 CVD 钌前体，以优化填充特性。最终，1.5 纳米 TiN 衬垫钝化了电介质，并促进了钌的粘附。
有趣的是，由于钌比铜更容易蚀刻，单个半镶嵌结构可以结合加成金属化和减成金属化工艺。在这种方法中，蚀刻到覆盖层电介质中的通孔会用钌填充。在覆盖层电介质上沉积一层钌膜，然后进行蚀刻以形成沟槽，随后用电介质填充沟槽。由于图案化的对象是金属，而不是电介质，这种方法也大大简化了气隙电介质方案。
虽然这些可能性令人着迷，但它们依赖于能够在数千片晶圆的数百万个特征上一致地沉积和去除钌的工艺。业界才刚刚开始了解钌沉积条件、晶体结构和性质之间的关系。例如，PVD钌与SiO2的粘附性不佳，但使用粘附层会减小线的有效宽度。日本庆应义塾大学的研究人员发现，降低沉积压力可以产生更致密、电阻更低的薄膜，但粘附性会变差。不过，随着线宽缩小，好消息可能会到来，因为同一研究小组发现，降低薄膜厚度可以提高粘附性。
Moon 表示，在扩散阻挡层中，溅射钌薄膜中常见的柱状晶粒可以为铜的扩散提供通道。相反，在氮气氛围中进行溅射有助于形成更坚固的非晶态结构。将钌与钨或钴合金化也可以改善阻挡层性能。
使用钌作为主要导体可以实现更灵活的沉积方法。例如，CVD和ALD工艺通常需要300°C左右的温度。关西大学的研究员Takanobu Hamamura和他的同事研究了在低于100°C的温度下进行化学镀的可能性。之前的电镀研究产生的薄膜电阻高得令人无法接受。关西大学的研究小组测试了几种不同的电镀化学方法，发现使用琥珀酸络合剂，然后在沉积后进行成型气体退火，效果最佳。他们认为，退火有助于解吸来自镀液的杂质。
微电子研究中心 (IMEC) 的 Christoph Adelmann 及其同事观察到，钌是一种各向异性导体，沿六边形[001]轴的电阻率约低 25%。遗憾的是，这意味着硅上的外延薄膜通常会使电流沿高电阻率方向流动。在蓝宝石衬底上的测试发现，改变薄膜取向可以提高电阻率，但只有通过层转移技术才能将外延钌金属集成到 CMOS 工艺中。
尽管半导体制造商不断优化其工艺，但诸如引入新的电介质或导体等阶跃式变革却进展缓慢，只有在现有技术的可能性完全耗尽之后才会发生。引入钌作为通孔或线路材料将带来这样的变革。这不会很快发生，但业界显然正在为此奠定基础。
https://semiengineering.com/the-end-of-copper-interconnects/
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